本文摘要：半导体与电子产业于是以希望适应环境工艺节点微缩至28纳米以下之后的闸成本(gatecost)上升；如下图右图，在工艺微缩同时，每单位面积的逻辑闸或晶体管数量持续减少，其速率低于晶圆片成本增加的速率。在另一方面，当工艺特征尺寸削减时，芯片系统性与参数性良率不会减少，带给较高的闸成本。 在理想环境下，每单位面积良率(yieldperunitarea)不会与特征尺寸的削减完全一致，因而带给闸成本的上升；不过现实情况并非如此，因为更加多的忽对(overlay)等等因素不会影响良率。

半导体与电子产业于是以希望适应环境工艺节点微缩至28纳米以下之后的闸成本(gatecost)上升；如下图右图，在工艺微缩同时，每单位面积的逻辑闸或晶体管数量持续减少，其速率低于晶圆片成本增加的速率。在另一方面，当工艺特征尺寸削减时，芯片系统性与参数性良率不会减少，带给较高的闸成本。　　在理想环境下，每单位面积良率(yieldperunitarea)不会与特征尺寸的削减完全一致，因而带给闸成本的上升；不过现实情况并非如此，因为更加多的忽对(overlay)等等因素不会影响良率。

当工艺特征尺寸增大，也不会带给性能提高以及整体功耗的减少，但代价是更高的闸成本。　　工艺节点移往至5纳米，必须使用浅紫外光(EUV)微影技术；EU虽然可以增加多重图形(multiplepatterning)步骤以及忽对问题造成的良率损失，晶圆处置成本将不会提高，因此造成闸成本回来提升。半导体产业可以使用现有的技术蓝图尝试提升系统与参数良率，或者是评估其他的技术选项。　　180纳米(0.。

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